企业集团各类组织结构的特点分别是什么？

A．10k,0~49999

B．10K,0~499999

C．10M,0~499999

D．10M, 0~4999999

如图所示为DDS激励的PLL频率合成器框图，已知DDS的相位累加器字长为32，时钟频率f_c=50MHz，DDS输出频率f_D=9.5MHz±54kHz，锁相环采用÷10/11双模前置分频器，若N计数器的分频比N=9～18，A计数器的分频比A=0～4，试求：

B、6.25MHz 1/4

C、6.25MHz 1/8

D、7.15MHz 1/4

A．10

B．20

C．25

D．30

E．27

F．15

有时钟使能的2位十进制计数器设计

实验要求

用原理图输入设计法或Verilog HDL文本输入设计法设计有时钟使能的2位十进制计数器电路，建立有时钟使能的2位十进制计数器的实验模式。通过电路仿真和硬件验证，进一步了解有时钟使能的2位十进制计数器的功能和特性。

设计原理

有时钟使能的2位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENB是时钟使能控制输入端，高电平有效，当ENB=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效；Q[3..0]是计数器低4位状态输出端，Q[7..3]是高4位状态输出端；COUT是进位输出端。

A．外部时钟

B．系统时钟的2分频

C．系统时钟的任意分频

D．系统时钟