实验开发板的时钟为50MHZ，实验中要求设计的计数器时钟为5HZ，则分频器的分频比应为多少？采用实验介绍的分频方法，verilog语句中的分频计数范围应设为多少？

某系统为了提高采样速率,采用4片模数(全并行A/D)转换器构成并行交替式数据采集系统,原理框图如图7.20所示.系统信号源为30MHz的方波,时钟信号CLK为10MHz(要求占空比为1:1).并行交替式数据采集系统利用4片ADC轮流对同一个模拟输入信号进行采样,分别存人各路对应的64单元的存储器中,其对应各路AD所需的采样信号波形如图7.21所示,脉冲分配电路可用计数器+译码器构成.试根据系统设计参数要求,完成各部分电路的设计,器件任选.

(1)分频电路;

(2)脉冲分配电路;

(3)地址发生器电路设计;

(4)说明每个地址发生器所使用的时钟信号分别是什么?

A、7

B、8

C、9

D、10

INTEL8253通道工作于方式3，接入6MHZ的时钟，如要求产生2400HZ的方波，则计数器的初值应为( )。

A.1250

B.2500

C.3000

D.4000

某一计算机应用系统中采用8254的计数器0做频率发生器，计数器0的计数时钟频率为2775MHz，欲使它输出一个频率为2500Hz的信号，则在初始化时，送到计数器0的计数初值是( )。

A．0FFFH

B．02FFH

C．01FFH

D．00FFH

有时钟使能的2位十进制计数器设计

  实验要求

  用原理图输入设计法或Verilog HDL文本输入设计法设计有时钟使能的2位十进制计数器电路，建立有时钟使能的2位十进制计数器的实验模式。通过电路仿真和硬件验证，进一步了解有时钟使能的2位十进制计数器的功能和特性。

  设计原理

  有时钟使能的2位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENB是时钟使能控制输入端，高电平有效，当ENB=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效；Q[3..0]是计数器低4位状态输出端，Q[7..3]是高4位状态输出端；COUT是进位输出端。

  

在某个8086微机系统中使用了一块8253芯片，所用的时钟频率为1MHz，其中端口地址分配如下：0^#计数器为220H，1^#计数器为221H，2^#计数器为222H，而控制口为223H。

  (1) 要求通道0工作于方式3，输出频率为2kHz的方波，试编写初始化程序。

  (2) 要求通道2用硬件方式触发，输出单脉冲，时间常数为26，试编写初始化程序。

在计数式A/D转换器中，若输出的数字量为10位，时钟信号频率为1MHz，则完成一次转换的最长时间是多少?如果要求转换时间不得大于100μs，那么时钟信号频率应选多少?

在计数式A/D转换器中，若输出的数字量为10位二进制数，时钟信号频率为1MHz，则完成一次转换的最长时间是多少?如果要求转换时间不得大于100μs，那么时钟信号频率应选多少?

计数器型A/D转换器原理框图如主教材的图8.3.5所示。试问：

  (1) 若输出数字量为12位，时钟频率为1MHz，则完成一次转换的最长时间是多少?

  (2) 如果希望转换时间不大于100μs，则时钟信号的频率应选多少?

根据8253定时/计数器输入的时钟频率和采样频率可以确定计数器的计数值，即A-D采样周期=计数值/时钟频率，若时钟频率为1.6384MHz，被测信号频率为20kHz，应向计数器控制口写入何值(十六进制和二进制)?