HDL及可编程逻辑器件实验
全加器设计
为了便于读者完成HDL及可编程逻辑器件实验,本实验以全加器设计为基础,介绍Altera公司的Quartus II(7.0版本)软件的使用方法,包括设计输入、编译、仿真、引脚锁定、编程下载和硬件验证等操作。目前,能够完成设计电路硬件验证的设备种类繁多,不同的设备有各自的功能特点和使用方法,不过它们都具有建立(或选择)实验模式、确定引脚锁定方案和编程下载等方面的操作。下面仅以伟福EDA6000系列SOPC/DSP/EDA通用实验开发系统(以下简称为EDA6000)为例,介绍设计电路的硬件验证的操作方法。
实验要求
用原理图输入设计法和Verilog HDL文本输入设计法设计全加器电路,建立全加器的实验模式。通过电路仿真和硬件验证,进一步了解全加器的功能。
设计原理
考虑自低位来的进位的加法运算称为“全加”,能实现全加运算的电路称为全加器。1位全加器的真值表如表所示,表中的A、B是两个1位二进制加数的输入端;CI是低位来的进位输入端;SO是和数输出端;CO是向高位的进位输出端。根据真值表写出电路输出与输入之间的逻辑关系表达式为
,
。
全加器真值表 | |
A B CI | SO CO |
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 | 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 |
第2题
n元齐次线性方程组的系数矩阵的秩为r,则()构成其解空间的一组基。
A、单位向量组
B、A的列向量组的极大线性无关组
C、任意r个线性无关的解向量
D、方程组的基础解系
第4题
设n一1个方程的n元齐次线性方程组的系数矩阵为B,把B划去第j列得到的n—1阶子式记作Dj,令
证明: (1)η1是齐次线性方程组的一个解; (2)如果η1≠0,则η1是方程组的一个基础解系.
第5题
设齐次线性方程组Ax=0有n个未知数,其系数矩阵的秩r(A)=r A.n+r B.n-r C.r D.n
第7题
设n元非齐次线性方程组Ax=b,问系数矩阵的秩R(A)与增广矩阵的秩R(A|b)之间有什么样的关系?
第8题
已知n元非齐次线性方程组Aχ-β(β≠0),其增广矩阵
的秩r(
)与系数矩阵A的秩r(A)都等于n—1,若向量η1,η2都是它的解向量,且η1≠η2,则它的全部解为χ=().
A.c(η1-η2)(c为任意常数)
B.c(η1-η2)+η1(c为任意常数)
C.c(η1+η2)-η1(c为任意常数)
D.c(η1+η2)+η1(c为任意常数)
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