第3题
4位二进制加法计数器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计数器电路,建立4位二进制加法计数器的实验模式。通过电路仿真和硬件验证,进一步了解4位二进制加法计数器的功能和特性。
设计原理
4位二进制加法计数器的元件符号如图所示,CLK是时钟输入端,上升沿有效;CLRN是复位输入端,低电平有效;Q[3..0]是计数器的状态输出端;COUT是进位输出端。
第4题
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计有时钟使能的2位十进制计数器电路,建立有时钟使能的2位十进制计数器的实验模式。通过电路仿真和硬件验证,进一步了解有时钟使能的2位十进制计数器的功能和特性。
设计原理
有时钟使能的2位十进制计数器的元件符号如图所示,CLK是时钟输入端,上升沿有效;ENB是时钟使能控制输入端,高电平有效,当ENB=1时,时钟CLK才能输入;CLR是复位输入端,高电平有效;Q[3..0]是计数器低4位状态输出端,Q[7..3]是高4位状态输出端;COUT是进位输出端。
第5题
A、时钟动作沿是上升沿
B、时钟动作沿是下降沿
C、预置数方式为同步数据置入
D、异步复位端为低电平有效
E、引脚9为并行输入控制端
第6题
A. 工作模式0、1、2
B. 工作模式3、4、5
C. 工作模式6、7、8
D. 工作模式9、10、11
第8题
A. 同步计数器
B. 异步计数器
C. 可逆计数器
D. 步计数器
第9题
B.当前值大于或等于预设值时,计数器输出状态位为1
C.当复位输入端R=1时,计数器输出状态位清0,但当前值不清0
D.当复位输入端R=1时,计数器输出状态位和当前值都清0
第10题
B.计数器号范围为0-255
C.对于加计数器,CU端有上升沿输入时,计数器当前值加1
D.以上都不对
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