组合逻辑电路的特点是电路的输出仅与该时刻的输入有关，而与电路原来的状态无关。组合逻辑电路中没有反馈回路，不含存储元件，其基本组成单元是门电路。

A．时序逻辑电路的特点是：在某时刻的输出不仅与该时刻的输入和电路状态有关，还与前面时刻的输入和电路状态有关

B．时序逻辑电路是由组合逻辑电路和存储电路(触发器)构成的

C．组合逻辑电路使电路具有记忆功能

D．时序逻辑电路按功能可以分为寄存器和计数器两大类

此题为判断题(对，错)。

B、后级门的输出连接前级门的输入

C、具有存储功能

D、由触发器构成

  全加器设计

  为了便于读者完成HDL及可编程逻辑器件实验，本实验以全加器设计为基础，介绍Altera公司的Quartus II(7.0版本)软件的使用方法，包括设计输入、编译、仿真、引脚锁定、编程下载和硬件验证等操作。目前，能够完成设计电路硬件验证的设备种类繁多，不同的设备有各自的功能特点和使用方法，不过它们都具有建立(或选择)实验模式、确定引脚锁定方案和编程下载等方面的操作。下面仅以伟福EDA6000系列SOPC/DSP/EDA通用实验开发系统(以下简称为EDA6000)为例，介绍设计电路的硬件验证的操作方法。

  实验要求

  用原理图输入设计法和Verilog HDL文本输入设计法设计全加器电路，建立全加器的实验模式。通过电路仿真和硬件验证，进一步了解全加器的功能。

  设计原理

  考虑自低位来的进位的加法运算称为“全加”，能实现全加运算的电路称为全加器。1位全加器的真值表如表所示，表中的A、B是两个1位二进制加数的输入端；CI是低位来的进位输入端；SO是和数输出端；CO是向高位的进位输出端。根据真值表写出电路输出与输入之间的逻辑关系表达式为

  ，

  。

此题为判断题(对，错)。

A、输出与当时输入的逻辑值有关，与该时刻之间的输入及电路状态有关

B、输出与当时输入的逻辑值无关，与该时刻之间的输入及电路状态有关

C、输出与当时输入的逻辑值无关，与该时刻之间的输入及电路状态无关

D、输出与当时输入的逻辑值有关，与该时刻之间的输入及电路状态无关