若要设计一个8位数值比较器，需要的数据输入和输出端口数分别是

用7485和少量逻辑门设计一个5位二进制数值指示器，当输入数值大于或等于25时输出低电平0。

如图所示，设计一个8位计算机的主存储器，地址线和数据线均为8位。该主存由连个独立的存储器构成： 数据存储器DMemory，存储空间为0~127; 指令存储器IMemory，存储空间为128~255. 控制台可以手工方式向数据总线D-BUS输送8位数据。 所有控制信号的含义参照TEC-5模型计算机。 一、设计要求： （1）两个存储器均采用2114静态存储器芯片构成。 （2）DMemory为可读写存储器，数据端口连接数据总线D-BUS。地址总线由地址寄存器AR给出。 （3）IMemory也为可读写存储器，写入时，数据总线连接D-BUS；读出时，数据总线连接指令总线I-BUS。地址总线由程序计数器PC给出。 （4）能够正确设计IMemory读出和写入的控制信号。 二、测试任务： （1）任务1，设计正确的实验步骤，能够向DMemory的任意存储单元写入数据，并能够将这些数据读出； （2）任务2，设计正确的实验步骤，能够从指定内存单元开始，向IMemory的连续存储单元写入数据，能够从指定单元开始读出连续存储单元的数据。

  (1)具有并行置数功能。并行数据输入为P₀，P₁，P₂，P₃，控制信号为。当时并行置数；当时计数。

  (2)具有加/减计数功能。控制信号为，当且时为加计数；当且时为减计数。

  (3)具有并行输出Q₀，Q₁，Q₂，Q₃。

  (4)具有进位输出C和借位输出B。

试用输出低电平有效的3线-8线译码器和逻辑门设计一组合电路。该电路输入X，输出F均为3位二进制数。二者之间关系如下：

  2≤X≤5时，F=X+2

  X＜2时，F=1

  X＞5时，F=0

试用输出低电平有效的3线-8线译码器和逻辑门设计一组合电路。该电路输入X，输出F均为3位二进制数。二者之间关系如下：

  2≤X≤5时，F=X+2

  X＜2时，F=1

  X＞5时，F=0