试用74LS283和门电路设计一个4位加/减法可控电路。当控制信号M=0时,实现A-B功能。当控制信号M=1时,

试用4位并行加法器74LS283设计一个加/减运算电路。当控制信号M＝0时它将两个输入的4位二进制数相加，而M=1时它将两个输入的4位二进制数相减。两数相加的绝对值不大于15。允许附加必要的门电路。

试用四位并行加法器74LS283设计一个加/减运算电路，当控制信号M=0时它将两个输入四位二进制数相加，而M=1时，它将两个四位二进制数相减。允许附加必要的门电路。74LS283的框图如图3.2.22所示。

用两片74LS161和必要的逻辑门电路设计一个可控计数器，要求当控制信号M=1时，实现N=60进制计数器；而当M=0时，实现N=24进制计数器。画出所设计的可控计数器的逻辑电路。

试用4位并行加法器74LS83和必要的门电路设计一个加/减运算电路。要求电路在控制信号M=0时它将两个输入的4位二进制数相加，而M=1它将两个输入的4位二进制书相减。

设计一个可控计数器，当控制输入M=0时为4位环形计数器，当M=1时为4位扭环形计数器。 (1)试用MSI移存器74LS195完成设计。 (2)用VHDL语言完成设计。

用两片74LS138译码器和与非门，设计一个多输出的组合逻辑电路，输出的逻辑函数式为：F₁(A，B，C，D)=∑m(1，2，5，8，11，15)，F₂(A，B，C，D)=∑m(0，2，7，8，11，14)(A为高位)。

试用8选1数据选择器CT74LS151集成电路实现4变量逻辑函数：

  Y=f(A，B，C，D)

  =∑m(1，5，6，7，9，11，12，13，14) 。

由16×4位ROM和4位二进制加法计数器74LS161组成的脉冲分配电路如图7-13所示，ROM输入和输出关系如表7-4所示。试画出在CLK信号作用下D₃、D₂、D₁、D₀的波形。

    

表7-4 R0M输入和输出关系
地址输入				数据输出
A3	A2	A1	A0	D3	D2	D1	D0
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1	0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1	1 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0	1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 0	1 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0	1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0