试用Verilog 语言描述一个变模计数器，在S和T的控制下，实现同步模5、模8、模10和模12计数，其模

(2)控制端X=1时，计数器的模M=4，计数规律为

试画出逻辑电路图。

(2)控制端X=1时，计数器的模M=4，计数规律为

试画出逻辑电路图。

(1)电路具有5种功能，即异步清零、同步置数、递增计数、递减计数和保持原有状态不变。且要求计数器能输出进位信号和借位信号，即当计数器递增计数到最大值时，产生一个高平有效的进位信号C₀;当计数器递减计数到最小值0时，产生一个高电平有效的借位信号B₀。

(2)用QuartusI软件进行逻辑功能仿真，并给出仿真波形。

用GAL器件实现模可变的同步计数器，当控制信号M=0时为模七进制计数器，当M=1时，实现模五进制计数器。

(1)计数器的功能是从1开始计数到12，然后又从1开始，周而复始运行。计数器的输出为8421 BCD码。

(2) 要求该计数器带有复位端CR和计数控制端EN。当CR为低电平时，计数器复位，其输出为1;当CR和EN均为高电平时，计数器处于计数状态;当CR为高电平但EN为低电平时，计数器暂停计数。

(3)然后用QuartusII软件进行逻辑功能仿真，并给出仿真波形。

  在M=0时，按加1顺序(0→1→2→…)计数，并实现模5计数器；在M=1时，按加2顺序(0→2→4→1→…)计数，并实现模5计数器。