试用J—K触发器构成一个模8格雷码同步计数器(画出逻辑图)。
第3题
用VHDL描述下列器件的功能: (1)4选1数据选择器; (2)2线-4线译码器; (3)时钟R-S触发器; (4)带复位端Clear和置位端Preset、延迟Tpd为20ns的响应CP下降沿的J-K触发器; (5)主从J-K触发器; (6)集成计数器74163; (7)集成移位寄存器74194。
请帮忙给出正确答案和分析,谢谢!
第4题
某系统ASM图如图5-32所示,试设计该图描述的控制器(条件输出块和状态块所标符号为输出信号)。 (1)以触发器为核心; (2)以集成计数器为核心; (3)以集成多D触发器为核心,并采用“一对一”的设计方法。
请帮忙给出正确答案和分析,谢谢!
为了保护您的账号安全,请在“上学吧”公众号进行验证,点击“官网服务”-“账号验证”后输入验证码“”完成验证,验证成功后方可继续查看答案!