下列是按顺序访问的存储器是（)。A．主存储器B．相联存储器C．双端口存储器D．磁带

系统中为什么要设计TLB?画图表示出虚拟地址到真实地址的转化。

请帮忙给出正确答案和分析，谢谢！

设计存储器。 地址总线A15～A0(低)，存储器地址空间为3000H～67FFH，按字节编址。其中，3000H～4FFFH为ROM区，选用EPROM芯片(4K×2位／片)；5000H～67FFH为RAM区，选用DRAM芯片(2K×4位／片)。 (1)据存储器容量，EPROM芯片和DRAM芯片各需多少片?分别选择一个正确答案。 (a)EPROM芯片 (b)DRAM芯片 ①4片②6片③8片④12片 (2)EPROM芯片和DRAM芯片各连入哪几根地址线?分别选择一个正确答案。 (a)EPROM芯片 (b)DRAM芯片 ①A10～A0②A12～A0③A11～A0④A9～A0 (3)分别写出5个片选信号CS0、CS1、CS2、CS3、CS4的逻辑式。

请帮忙给出正确答案和分析，谢谢！

某16位微型机主存地址码为24位，按字节编址，使用1M×1位的DRAM芯片组成，存储周期为0．1μs，请问该机所允许的最大主存空间是多少?需用多少片DRAM芯片?若采用异步刷新方式，设存储元刷新最大间隔时间不超过8ms，则刷新定时信号的间隔时间是多少?

请帮忙给出正确答案和分析，谢谢！

某机器的寻址空间为64K，数据总线为8位。现有8K×8位SRAM芯片，SRAM有CS和WE控制信号；4K×8位DRAM芯片，DRAM有CS、wE等控制信号，数据总线是双向。CPU有MERQ、R／W等控制信号(表示低电平有效)。 (1)写出DRAM控制器内部的逻辑部件名称； (2)从0000H开始安排32K×8位SRAM，从A000H安排8K×8位DRAM，画出CPU的DRAM存储器连接电路图(包括74LS138等组成的片选电路、DRAM控制器，DRAM控制器仅要求画出输入、输出信号)； (3)设DRAM读／写周期为0．5μs，CPU在1μs内要访问内存1次或2次，平均1μs访存约1．2次，刷新周期为2ms。有哪几种刷新方式，采用哪种刷新方式比较合理，并说明采用的刷新方式的时间参数和理由。

请帮忙给出正确答案和分析，谢谢！