已知单位负反馈系统的开环传递函数为 试绘制k从-∞→+∞时，闭环系统根在S复平面上的变化轨迹，并要求标明关

设计一个同步时序逻辑电路，给出设计过程，它有两个输入X₁、X₂和一个输出Z，当X₁、X₂连续两次以上一致时输出为1，甭则输出为0。

A．

B．

C．

D．

设计一个同步时序电路，它有两个输入X₁和X₂，一个输出Z。当X₁和X2的输入连接两个以上一致时，输出Z为1，否则Z等于0。要求：用D触发器实现并建Verilog HDL模型。

设计一个二进制序列信号检测器，它有一个输入X，当接收到的序列为1001，则在上述序列输入最后一个1的同时，电路输出Z=1，否则输出为0，输入序列可以重叠。例如：当输入X的序列为0100100101001(首位在左)，对应输出Z=0000100100001。