被称为狭义货币供应量的是（）。A.基础货币B.M0C.M1D.M2

设计一个时序电路，只有在连续两个或两个以上时钟作用期间，两个输入信号X₁和X₀一致时，输出信号才是1，其余情况输出为0。

设计一个同步时序电路，它有两个输入X₁和X₂，一个输出Z。当X₁和X2的输入连接两个以上一致时，输出Z为1，否则Z等于0。要求：用D触发器实现并建Verilog HDL模型。

设计一个同步时序逻辑电路，给出设计过程，它有两个输入X₁、X₂和一个输出Z，当X₁、X₂连续两次以上一致时输出为1，甭则输出为0。

一个时序电路有两个输入端X₁和X₂，两个输出端Z₁和Z₂。当连续输入两个X₁脉冲时，Z₁有输出；当连续输入3个X₁脉冲时，Z₂有输出；此外，当两个或多个X₂脉冲连续输入时，将同时有Z₁和Z₂输出；其他输入组合时，输出Z₁和Z₂均为0，假定X₁、X₂不能同时出现，试根据题意建立状态图。

个1时，输出Z为1，而在同一时刻两个输入不能同时为1。(提示：X，输入3个或3个以上的1可以不连续，只要其间没有X2为1插入即可，一旦Z为1，电路就回到起始状态)，要求： (1)用触发器和门电路实现设计； (2)用VHDL语言实现设计。

3个X1脉冲时，Z2有输出；此外，当两个或多个X2脉冲连续输入时，将同时有Z1和Z2输出；其他输入组合时，输出Z2和Z2均为0，假定X1、X2不能同时出现，试根据题意建立状态图。

A．输入信号及触发器的时钟信号有脉冲用1表示,无脉冲用0表示

B．次态逻辑的输出包括触发器的控制输出和时钟输入

C．两个或两个以上的输入变量不能同时为一;输入全为零时，电路状态不变

D．在设计时，状态变化(即状态由0到1,1到0)，令CLK=1

图12.16所示是一个三人表决电路，只有两个或三个输入为1(表示赞成)时，输出才是1。试分析该电路能否实现这一功能。