第7题
阅读下面一段Verilog HDL程序。哪一种说法是不正确的? module basegate (a, b, noto, ando, oro); //模块名,端口列表 input a; //输入端口声明 input b; output ando; //输出端口声明 output noto; output oro; //采用assign语句数据流描述方式 assign ando =a & b; //连续赋值语句 assign noto = ~a; assign oro =a | b; endmodule //模块结束语句
A、模块有5个端口;
B、采用了“数据流的描述方式” 对模块的逻辑功能进行描述
C、模块有2个输入端口;
D、采用了“结构描述方式”对模块的逻辑功能进行描述;
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