A.4个;3个
B.5个;3个
C.4个;4个
D.5个;4个
第3题
A、计数器同步级联时共用一个时钟
B、计数器异步级联时共用一个时钟
C、计数器同步级联时低位片进位输出接高位片使能输入
D、计数器异步级联时低位片进位输出接高位片时钟输入
第5题
下列异步控制型计数器模型由哪几个模块组成
A、寄存器模块
B、状态译码器
C、比较器
D、数据选择器
E、数据分配器
F、加法器
G、移位寄存器
H、乘法器
第7题
实验四:12进制计数器1、 设计说明 我们已经掌握的同步、异步触发器的相关知识,现在让我们利用JK触发器设计一个12进制计数器吧! 首先我们需要绘制12进制JK触发器设计的基本流程: 同步计数器的设计前我们首先需要熟悉J-K触发器的逻辑功能,掌握J-K触发器构成同步计数器方法,参考如下: 1.确定电路所需的触发器数目。 2.列出计数器的状态转换图。 3.根据状态转换图画出状态转换表。 4.根据状态转换表,写出J-K触发器的状态方程和驱动方程。 5.检查自启动性。 6.画出逻辑图。2、 选用仿真元件 2.1 JK触发器2.2 常见门电路三输入与门 非门 两输入或门3、 设计效果12进制计数器评分标准 12进制计数器属于触发器课程的电路设计实验项目,该项目的完成要求具体如下: 1. 12进制计数器不能采用集成计数器芯片完成,只能用触发器设计,否则该项目不能计分。 2. 计数器的实现需要由四个触发器(同步或异步)设计而成,并通过数码管显示当前计数值,否则只能50%计入成绩。 3. 计数器可以设置一个清零键,该内容属于加分项。 4. 报告最后需加入本次实验的心得,字数不限,但切记雷同。 5. 报告请以“班级-学号-姓名”命名,以PDF格式上传至慕课平台。
第8题
下列异步控制型计数器模型由哪几个模块组成(多选)
A、寄存器模块
B、状态译码器
C、比较器
D、数据选择器
E、数据分配器
F、减法器
G、移位寄存器
H、乘法器
第9题
下列异步控制型计数器模型由哪几个模块组成(多选)
A、寄存器模块
B、状态译码器
C、比较器
D、数据选择器
E、数据分配器
F、加法器
G、移位寄存器
H、乘法器
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