在Verilog语言中对Always语句描述错误的是？

A、常用于仿真模块中对激励向量的描述

B、总是循环重复执行

C、用于给寄存器赋初值

D、不能被逻辑综合工具支持

A、条件语句

B、可以多重嵌套

C、放在always块内

D、有一条if语句就有一条对应的else语句

A、全局变量只能在其定义位置之后的函数中访问

B、函数内定义的局部变量不能与函数形参同名

C、函数内定义的局部变量不能与全局变量同名

D、函数内某语句块中定义的局部变量不能与函数参数同名

A、全部小写

B、全部大写

C、不分大小写

D、没规定

A、a=b=c;

B、;

C、break

D、b=3*5,a*=4;

A、xnor

B、notif0

C、bufif1

D、nxor

A、int a=b=10;

B、int a=10,b=10;

C、int a,b; a=b=10;

D、int a,b; a=10; b=10;