A.always语句不能对wire型赋值。
B.always语句之间是并行的。
C.always语句一定综合成触发器。
D.always语句用于行为描述。
第2题
A、Verilog描述的任何变量都可能有四种不同逻辑状态的取值:0、1、x和z。
B、Verilog规定assign引导的赋值语句中左侧目标变量的类型必须是网线型wire型。
C、if语句是顺序语句,必须放在过程语句always中使用。
D、case语句是一种多分支语句,多个分支取值之间存在优先级。
第3题
B、端口rst是同步置0的,高电平有效
C、是一个左移寄存器
D、如果s端口是高电平,输出左移,否则输出不变。
第4题
A、该程序为时序逻辑电路
B、该程序中存在不完整条件语句
C、当输入为a=0;b=0时,输出e = 1’bx
D、该程序不会生成锁存器
第5题
A、这模块不是全加器,而是半加器。
B、采用了行为的描述方式。
C、只要输入端a,b,c任何一个变化,该模块就会被触发,并执行一次加法。
D、begin-end内的语句是顺序执行的。
第7题
B.如果没有加密所用的密钥,知道加密程序的细节也能解开加密的消息
C.加密体制主要分私有密钥加密体制和公开密钥加密体制两种
D.加密消息的保密性取决于加密所用密钥位数的长度
第9题
B.杠杆率与杠杆倍数互为倒数
C.巴Ⅲ对杠杆率的监管标准是不得小于3%
D.综合考虑,商业银行在经营过程中杠杆倍数越小越好
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