第1题
第2题
第3题
A、Verilog HDL支持过程赋值和连续赋值两种赋值
B、force/release 仅用于debug,对寄存器和线网均有效
C、避免使用disable语句
D、连续赋值一般给reg变量赋值
第4题
A、4’b1101
B、4’b0011
C、4’bxx11
D、4’bzz11
第5题
A、c_out是线网
B、连续性赋值语句
C、a是线网
D、sum是线网
第6题
第7题
第8题
第9题
第10题
此题为判断题(对,错)。
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