第5题
用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。(飞利浦-大唐笔试)
第6题
用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。(飞利浦-大唐笔试)
第7题
用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。(飞利浦-大唐笔试)
第8题
A.C++
B.Java
C.Verilog
D.VHDL
第10题
A.修改老代码的接口,满足新的需求
B.将老代码抛弃,自己重新实现类似的逻辑
C.修改老代码的内部逻辑,满足新的需求
D.在这段代码之外写一段代码,调用该代码的一些模块,完成新功能需求
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